Contribution à l'étude de la sûreté de fonctionnement et de la continuité de service des bus DC

L'étude commence par la description d'un DC-SPD (système de puissance distribuée en courant continu), mettant en lumière son architecture. Le système modèle comprend plusieurs sous-systèmes interconnectés par un bus continu. Ces sous-systèmes incluent des sources d'énergie (photovoltaïque, éolienne, pile à combustible, batteries, supercondensateurs) et des charges (AC ou DC, avec des comportements variés). Chaque sous-système est préalablement conçu et validé séparément, comme indiqué par les références [Liu07T], [Fen02], [Fen99] et [Wil95]. L'accent est mis sur la gestion de l'énergie entre ces sources et les charges, soulignant l'importance de la stabilité du système pour assurer une continuité de service fiable. La figure 1-1 (non fournie ici) illustre probablement ce schéma architectural du DC-SPD. La modélisation du générateur photovoltaïque PV repose sur le circuit équivalent bien connu d'une cellule élémentaire (Figure 1-3, non fournie), incluant une source de courant, une diode, et des résistances série et parallèle. L'influence de la température et de l'ensoleillement sur la résistance série Rs est soulignée, influençant le point de puissance maximum. La résistance parallèle Rp est souvent négligée (Référence [Ren13]). L’ensoleillement est modélisé par une courbe de Gauss (équation 1-23, non fournie) pour accélérer les simulations, simulant un scénario de 40 secondes suivant le profil de la Figure 1-19 (non fournie). Ce profil permet de tester le comportement dynamique de l'algorithme MPPT. Les variations d'ensoleillement simulées respectent les standards (EN50530) pour les transitoires d'éclairement rapide. La température ambiante est fixée à 25°C.

Une partie significative du chapitre est consacrée à l'étude de l'instabilité du bus DC causée par les charges à puissance constante (CPL). Ces charges, dont la puissance absorbée reste constante quelle que soit la tension du bus DC tant qu’elles sont commandables, se comportent comme une résistance négative. Un exemple concret dans un DC-SPD est une charge alimentée par deux convertisseurs en cascade, où l'interaction entre ces convertisseurs peut engendrer l'instabilité. Ce phénomène, appelé instabilité d'impédance négative, est un problème majeur pour la stabilité du DC-SPD et est documenté dans plusieurs publications ([Rah091], [Ema06], [Kha08], [Em06], [Ces11], [Mag10], [Mar12]). L'analyse souligne l'importance de déterminer la puissance limite consommée par la charge pour maintenir la stabilité du système. Dans un système multi-charges, la stabilité est représentée par une hypersurface d'ordre n, où n est le nombre de charges, chaque axe représentant la puissance de chaque charge. L’étude se focalise sur un système à deux charges. Des méthodes actives de stabilisation sont privilégiées par rapport aux méthodes passives en raison de leurs avantages. Pour éviter les perturbations en régime permanent, les signaux stabilisants doivent être nuls. Ces signaux interviennent uniquement lors des régimes transitoires pour amortir les oscillations et assurer la stabilité du système. Des références ([Gad98], [San92], [Kwa07], [Riv06], [Zhao11], [Rah091], [Rah10]) sont citées pour illustrer les différentes approches de stabilisation, allant de la stabilité « petit signal » à la stabilisation « large signal » avec des lois de commande non linéaires.

La gestion de l'énergie dans le DC-SPD est détaillée. Un système avec une source PV, une batterie et un supercondensateur est modélisé. Une stratégie de gestion d'énergie et de régulation du bus DC basée sur un contrôleur PI est présentée. Le supercondensateur, étant la source à la dynamique la plus rapide, régule l'énergie du bus DC lors des transitions rapides de charge. La batterie, quant à elle, régule le stockage d'énergie au niveau du supercondensateur. La puissance de la batterie (p_bat) est déterminée par la différence entre la puissance moyenne de charge (p_ch_moy) et la puissance moyenne fournie par la source solaire PV (p_pv_moy). Des limitations sont mises en place pour éviter la surcharge de la batterie et du supercondensateur. Des simulations Matlab/Simulink, incluant SimPowerSystem pour la partie puissance et Simulink pour la partie contrôle et gestion d'énergie, valident l'efficacité de la stratégie de régulation. Les résultats démontrent une régulation efficace de la tension du bus DC grâce au supercondensateur, même avec des transitions de charge rapides, la capacité à extraire la puissance maximale de la source PV et le contrôle précis de l'énergie stockée dans le supercondensateur. Ce système gère les variations de puissance provenant de la source solaire, laquelle a un profil d'ensoleillement modélisé par une courbe en cloche. La puissance solaire PV est considérée comme une puissance qui se soustrait à la puissance demandée par les charges connectées.

Ce chapitre aborde la problématique de la détection de défauts dans les convertisseurs DC-DC, soulignant leur sensibilité aux défaillances de leurs interrupteurs commandables. Les défauts, de type circuit ouvert (DCO) ou court-circuit (DCC), peuvent causer de graves dysfonctionnements et mettre en danger l'ensemble du système de puissance. La non-détection et la non-compensation en temps réel constituent un risque majeur. L'objectif est donc de mettre en œuvre des méthodes de détection et de compensation rapides et efficaces pour assurer la continuité du service. La défaillance d'un interrupteur commandable est identifiée comme la deuxième source de défaillance la plus fréquente après celle des condensateurs ([Ama12]), soulignant l'importance d'une solution robuste. Le document mentionne que plusieurs topologies de convertisseurs DC-DC existent (Buck, Boost, Buck-Boost, Ćuk, SEPIC, Dual SEPIC), et que la méthode de détection proposée s'applique à la famille des convertisseurs non isolés « Non-Isolated Single-Ended DC-DC Converters ». Il existe aussi des travaux concernant des convertisseurs avec et sans bras redondants, dédiés à l'alimentation et au contrôle de machines asynchrones triphasées ou des Micro-Grids, avec des publications associées [Tom10], [Cam08], [Dha12], [Son12], [Sha11], [Sha11A], [Rak11], [Pou09], [Kar09], [Men06], [Wel03], [Rib04]. Cependant, l’accès au point neutre de la machine est requis, ce qui n’est pas toujours possible. La recherche se concentre donc sur des méthodes de détection et de compensation de défauts plus performantes.

Une revue de l'état de l'art des méthodes de détection de défauts pour les convertisseurs DC-DC est présentée. Plusieurs approches sont mentionnées : l'analyse harmonique des courants de charge [Gon11], l'utilisation de la forme d'onde du courant du bus continu [Kim08] (avec un temps de détection d'environ 130 ms), et l'analyse de la tension aux bornes du composant magnétique [Nie14] utilisant une FFT et un réseau de neurones. Une autre méthode utilise un critère temporel et un critère basé sur la forme d'onde du courant, permettant une détection en 200 µs [Jay06]. Une méthode utilisant la tension côté primaire d'un transformateur isolant pour la détection de défauts en circuit ouvert est aussi mentionnée, avec un temps de détection et de reconfiguration supérieur à 20 ms [Pei12]. L'utilisation d'un filtre de Kalman pour la modélisation et la détection de défauts est également abordée [Iza10]. Le document souligne l'expertise des laboratoires GREEN et IJL de l'Université de Lorraine dans le domaine de la sûreté de fonctionnement, mentionnant trois thèses antérieures sur la tolérance aux pannes de convertisseurs AC-DC-AC ([Kar09T], [Gai10T], [Sha12T]). Ces travaux précédents ont développé des méthodes de détection rapides et robustes basées sur l'observation des tensions « de pôles » du convertisseur. La présente recherche, en collaboration entre les laboratoires GREEN et IJL, propose une nouvelle méthode générale de détection pour les convertisseurs DC-DC non isolés, sans capteurs additionnels.

La méthode de détection de défauts proposée repose sur l'observation de la forme d'onde du courant traversant l'inductance du convertisseur. Deux algorithmes sont développés : DF1, rapide mais moins robuste dans certaines conditions, et DF2, plus robuste mais moins rapide. L'algorithme DF1 utilise un critère temporel et un critère basé sur la forme d'onde du courant (Figure 2-3, non fournie). Les figures 2-4 et 2-5 (non fournies) illustrent la détection des défauts DCO et DCC par DF1, montrant l'absence de fausses détections dues aux commutations. Le temps de détection est de l'ordre de quelques dizaines de microsecondes. L'algorithme DF2 est basé sur l'analyse de la variation du courant dans l'inductance entre des impulsions d'un signal Trig synchronisé avec la commande de l'interrupteur. Un courant toujours croissant ou décroissant indique la présence d'un défaut. DF1 peut échouer dans certains cas, notamment avec un faible rapport cyclique ou une haute fréquence de commutation (Figure 2-11, non fournie). DF2 est conçu pour pallier ces limitations. La Figure 2-12 (non fournie) illustre probablement le fonctionnement de l’algorithme DF2.

La validation de la méthode de détection se fait en plusieurs étapes : simulation fonctionnelle et mixte sous Matlab/Simulink, prototypage « FPGA in the Loop », et tests expérimentaux. La méthode « FPGA in the Loop » permet de valider l'implantation sur FPGA (ALTERA) avant la connexion à un environnement de puissance réel, limitant les risques de destruction du banc de puissance. L'implantation sur FPGA offre des avantages : reprogrammation rapide, réduction de la période d'échantillonnage (performances temps réel), et intégration complète du système de commande. Le document décrit la méthodologie de prototypage « FPGA in the Loop », incluant des étapes de simulation fonctionnelle, simulation mixte, prototypage HIL (Hardware in the Loop) et tests expérimentaux (Figure 2-17, non fournie). La partie contrôle est modélisée à l'aide de DSP Builder dans Matlab/Simulink, générant un code VHDL synthétisable. Le code est ensuite compilé avec Quartus pour générer le bitstream de programmation du FPGA. Un bloc HIL est utilisé pour émuler la partie puissance lors des simulations. Un banc d’essai expérimental est utilisé, incluant une source de tension Lambda, un convertisseur DC-DC, une charge résistive et une carte de développement FPGA ALTERA Stratix pour le contrôle et la détection de défaut. Les tests expérimentaux valident le contrôle du système en mode sans défaut, ainsi que la détection des défauts DCO et DCC.

Une topologie de convertisseur DC-DC Boost tolérant aux pannes est proposée. Cette topologie inclut un interrupteur additionnel (redondant) qui remplace l'interrupteur défectueux après la détection d'un défaut. L'optimisation réside dans l'utilisation d'un seul interrupteur additionnel pour plusieurs sources ou éléments de stockage connectés en parallèle au bus DC. Un fusible est placé en série avec chaque interrupteur pour protéger le système en cas de court-circuit permanent. La reconfiguration du convertisseur dépend du type de défaut détecté. Pour un DCO, l'interrupteur redondant remplace immédiatement l'interrupteur défectueux. Pour un DCC, il est nécessaire d'attendre que le fusible isole l'interrupteur défectueux avant d'activer l'interrupteur redondant (délai de 500 µs simulé). Des exemples de reconfiguration suite à un DCC avec détection par DF1 sont donnés. La modélisation du comportement du fusible est intégrée pour la simulation du DCC. Le document insiste sur l’importance de la continuité de service et des applications critiques où un haut niveau de sécurité est requis.

La validation de la méthode de détection de défauts et de la topologie du convertisseur DC-DC tolérant aux pannes s'appuie sur une approche combinant simulation et prototypage expérimental. Une première phase de validation utilise l'environnement de simulation Matlab/Simulink, intégrant la toolbox SimPowerSystem pour la modélisation de la partie puissance. L'algorithme de détection de défaut est d'abord validé dans cet environnement avant son implémentation sur une cible FPGA de la famille ALTERA. Le choix du FPGA est motivé par sa capacité à réduire significativement la période d'échantillonnage, offrant des performances temps réel et permettant l'intégration du système de commande dans un seul composant. Afin de minimiser les risques liés à une implémentation directe sur un banc de puissance réel, une méthodologie originale de prototypage dite « FPGA in the Loop » est mise en œuvre. Ce prototypage permet de valider le fonctionnement de l'algorithme sur le FPGA avant son intégration dans le système réel. Cette approche permet de détecter et corriger les erreurs de conception et d'implémentation qui pourraient endommager le banc de puissance. Les résultats présentés dans le chapitre 2 englobent les résultats issus de la simulation mixte Matlab/Simulink, ceux du prototypage « FPGA in the Loop » et finalement, les résultats expérimentaux obtenus sur un prototype physique.

Un banc d'essai expérimental a été développé pour valider les résultats obtenus par simulation. Ce banc est constitué d'une source de tension Lambda, simulant une source d'énergie, d'un convertisseur DC-DC Boost, et d'une charge résistive. Le contrôle du convertisseur et la détection de défauts sont implémentés sur une carte de développement FPGA Stratix de la société ALTERA. La carte de développement FPGA mentionnée (Figure 2-35, non fournie) utilise probablement un composant Stratix S80B956C6. Une carte d'interface (Figure 2-36, non fournie) est utilisée pour convertir les signaux analogiques (tension et courant) en signaux numériques compatibles avec la carte FPGA. Cette carte intègre des convertisseurs analogique-numérique (CAN) ADS7810U de Analog Devices, avec un temps de conversion de 1,25 µs et une plage de tension d'entrée de ±10V. Des composants SN74HC174N sont utilisés pour mémoriser les états logiques en sortie des CAN pendant la conversion. Le choix du seuil temporel N pour l'algorithme DF1 est crucial pour éviter les fausses détections. Ce seuil est déterminé en tenant compte des retards introduits par les différents composants de la chaîne instrumentale (capteurs, CAN, FPGA, convertisseur), comme indiqué dans le Tableau 2-3 (non fourni). Une valeur de N=20 (correspondant à 20 µs) est retenue pour les simulations, les tests HIL et les tests expérimentaux.

Les essais expérimentaux ont débuté par la vérification du contrôle et de la stabilité du système en mode nominal, sans défaut. Par la suite, la détection de défauts a été validée en introduisant des défauts de type circuit ouvert (DCO) et court-circuit (DCC) au niveau de l'interrupteur commandable du convertisseur. Les résultats expérimentaux confirment la capacité de la méthode de détection de défauts proposée à identifier rapidement les deux types de défauts. Le document mentionne un temps de détection de l'ordre de quelques dizaines de microsecondes, une performance significative comparée aux méthodes de l'état de l'art. L’étude de cas du convertisseur Boost (Figure 2-21, non fournie) illustre la limitation de DF1 dans des conditions de faible rapport cyclique. Dans ce cas, l’algorithme DF2 prend le relais pour assurer une détection fiable. Les Figures 2-27, 2-28 (non fournies) illustrent probablement des résultats expérimentaux pour la détection de défaut DCO, démontrant l’efficacité de la méthode dans différents scénarios. Les résultats expérimentaux, en accord avec les simulations, valident l'efficacité et la robustesse des algorithmes de détection de défauts proposés et de la topologie de convertisseur à tolérance de pannes.